DE2712582A1

DE2712582A1 - Digital-differential-analysator

Info

Publication number: DE2712582A1
Application number: DE19772712582
Authority: DE
Inventors: Takeyuki Endoh; Yoshiharu Itatsuda; Kunihiro Okada; Shigeru Yabuuchi; Norio Yokozawa
Original assignee: Hitachi Denshi KK; Hitachi Ltd
Current assignee: Hitachi Denshi KK; Hitachi Ltd
Priority date: 1976-03-24
Filing date: 1977-03-22
Publication date: 1977-10-06
Also published as: JPS52115135A; DE2712582C2; US4106100A; JPS5842890B2

Description

BEETZ-LAMPRECHT-BEETZ PATENTANWÄLTE

8OOO München 22 · Stelnsdorfstr. 1O V Dipl.-ing. R. Beetz sen.

TELEFON (Οββ) 22 72 01 - 227344 - 2Θ5810 O 7 1 0 ^ Q 0 Dlpl.-Ing. K. LAMPRECHT

Telex 522O48-T«legramm Allpatent München fi, / I {. 0 ö C, Dr.-Ing. R. BEETZ Jr.

DIpI.-Phya. U. HEIORICH auch Raehtaanwalt Dr.-Ing. W. TIMPE Dlpl.-Ing. J. SIEGFRIED

81-26.700P 22. 3- 1977

HITACHI , LTD., Tokio (Japan)

und
HITACHI DENSHI KABUSHIKI KAISHA, Tokio (Japan)

Digital-Differential-Analysator

Die Erfindung betrifft einen Digital-Differential-Analysator zum Lösen von Differentialgleichungen.

Digital-Differential-Analysatoren oder Integrieranlagen oder Differentialgleichungsmaschinen (im folgenden als DDA's bezeichnet) dienen zur Lösung (Integration) von Differentialgleichungen und arbeiten nach dem Prinzip der Berechnung des Flächeninhalts eines Segment-Bereiches.

Die DDA's können in Serien-DDA's, bei denen ein Digital-Integrierer Operationen stufenweise in Reihe ausführt, und in Parallel-DDA¹s eingeteilt werden, bei denen

8l-(A 2277-02)-KoE

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alle Digital-Integrierer gleichzeitig arbeiten.

Serien-DDA's sind weniger aufwendig, da ein Rechenwerk einschließlich des Integrierers gemeinsam verwendet werden kann und da das Ergebnis einfach kompensierbar und sehr genau ist, weil das zuvor ermittelte Ergebnis des Integrierers bei den folgenden Operationen verwertet werden kann. Deshalb wurden bisher meistens Serien-DDA's verwendet. Diese arbeiten jedoch langsam, da der Digital-Integrierer die Operationen schritt- oder stufenweise ausführt.

Andererseits arbeiten Parallel-DDA's sehr schnell, da alle Digital-Integrierer gleichzeitig eingesetzt werden. Da jedoch die Eingangssignale (Primär-Inkrement und Sekundär-Inkrement) des Digital-Integrierers immer auf diejenigen von einer oder mehreren Iterationszeiten früher begrenzt sind, sind abhängig vom Verzögerungsgrad dieser Eingangssignale verschiedene Kompensationsoperationen erforderlich. Da die Kompensationsoperation kompliziert wird, werden die erforderlichen Rechenwerke ebenfalls kompliziert. Daher kann mit Parallel-DDA's, bei denen ein Rechenwerk für jeden Digital-Integrierer erforderlich ist, nur schwierig ein für die Praxis geeigneter DDA erzielt werden, wenn nicht die Rechenwerke mit weniger Bauteilen aufgebaut und die Operationen schnell ausgeführt werden.

Wie bei einem herkömmlichen Digital-Rechner können die Operationen im DDA in drei Kategorien eingeteilt werden:

Serien-Addition, bei der die Daten Bit-weise addiert werden,

Parallel-Addition, bei der alle Bits gleichzeitig addiert werden, und

eine Kombination hiervon.

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Der Serien-DDA, bei dem das gemeinsame Rechenwerk einsetzbar ist, verwendet im allgemeinen die Parallel-Addition, um eine hohe Operations- oder Betriebsgeschwindigkeit zu erzielen, während der Parallel-DDA im allgemeinen die Serien-Addition benutzt, um die Anzahl der Bauteile zu verringern. Da jedoch die Parallel-Addition in der Betriebsgeschwindigkeit der Serien-Addition überlegen ist, verwenden einige Parallel-DDA's zur Erzielung der hohen Betriebsgeschwindigkeit die Parallel-Addition. Bei der Parallel-Addition sind eine Anpassung der Bit-Stellen eines integrierten Ergebnisses und ein Sekundär-Inkrement erforderlich, um hiervon eine Summe zu bilden, und dies bestimmt die Betriebszeit des DDA.

Jeder der oben beschriebenen DDA's hat einen Addierer zum Berechnen des Integrals, einen Addierer zum Kompensieren und einen Addierer zum Quantisieren, um ein Tertiär-Inkrement zu erzeugen, wobei alle diese Addierer direkt in Kaskade verbunden sind. Wenn z. B. eine Operation im Serien-Additions-DDA ausgeführt wird, erfolgen die Operationen durch alle obigen Addierer für ein Bit der den integrierten Wert darstellenden Daten, und dann werden die Operationen für das nächste Bit wiederholt. Beim Parallel-Additions-DDA werden die Operationen für den nächsten Datenwert wiederholt, nachdem die Operationen für einen Datenwert abgeschlossen wurden.

Daher ist bisher eine lange Betriebszeit erforderlich, was eine hohe Geschwindigkeit verhindert.

Weiterhin kann lediglich eine relativ einfache Kompensation ausgeführt werden, so daß der Parallel-DDA, der eine komplizierte Kompensation benötigt, eine geringe Betriebsgenauigkeit hat.

Es ist daher Aufgabe der Erfindung, einen DDA mit hoher Betriebsgeschwindigkeit und -genauigkeit anzugeben.

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Zur Lösung dieser Aufgabe verwendet die Erfindung Zwischenspeicher in Rechenwerken, wie z. B. Addierern, zum Durchführen verschiedener Operationen, um Zwischenoperationsergebnisse des Rechenwerks im Zwischenspeicher zwischenzuspeichern, so daß die jeweiligen Rechenwerke verschiedene Operationen gleichzeitig durchführen können.

Der erfindungsgemäße Digital-Differential-Analysator hat also ein Rechenwerk zum Integrieren, ein Steuerwerk (Leitwerk) zum Steuern des Rechenwerks und mehrere Zwischenspeicher im Rechenwerk zum Zwischenspeichern von Zwischenergebnissen der Rechenoperation, um den Einfluß der Datenübermittlungs-Verzögerungszeit des Rechenwerks zu verringern.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild eines Ausführungsbeispiels des erfindungsgemäßen DDA,

Fig. 2 Signale zur Erläuterung des Betriebs der Schaltung der Fig. 1,

Fig. 3 bestimmte Ausführungsbeispiele von Teilen bis 7 der Schaltung der Fig. 1, nämlich in

Fig. 3 einen Wähler, in Fig. 4 einen Decodierer, in Fig. 5 einen Primär-Inkrement-Diskriminator, in Fig. 6 einen Tertiär-Inkrement-Entscheider und in Fig. 7 ein J-K-Flipflop, und

Fig. 8 eine Tabelle zur Erläuterung der Beziehung zwischen Eingabe/Ausgabe des Decodierers der Fig. 4 und Betriebsart.

Bevor ein Ausführungsbeispiel der Erfindung näher erläutert wird, soll zunächst deren Prinzip beschrieben

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werden.

Die Betriebszeit eines Digital-Integrierers besteht im allgemeinen aus einer Zeit T_p, die zum Berechnen der Gesamtsumme eines Sekundär-Inkrements erforderlich ist, einer Zeit T₃, die zum Anpassen der Bit-Stellen beim Addieren des Sekundär-Inkrements zu einem Integral erforderlich ist, und einer Zeit T₁, die zum Berechnen des Integrals erforderlich ist, um ein Tertiär-Inkrement (einschließlich einer zum Kompensieren benötigten Zeit) zu erzeugen. Obwohl die Erfindung entweder auf Parallel-Addition oder Serien-Addition anwendbar ist, werden wesentlich mehr Vorteile erzielt und weniger Schaltungsbauelemente benötigt, wenn sie zur Serien-Addition verwendet wird. Daher wird im folgenden der Serien-Additions-DDA näher erläutert.

Beim Serien-Additions-DDA hat T_g den Wert Null, da die Anpassung der Bit-Stellen beim Addieren des Sekundär-Inkrements zum Integral durch zeitliches Einstellen für dessen Addition ersetzt werden kann. Damit ist die Betriebszeit T des Digital-Integrierers im Serien-Additions-DDA gegeben durch:

T = T_p + T₁ (1),

wobei sich T_p abhängig von einer Addition für die Sekundär-Inkremente ändert, wenn diese nacheinander für die Addition durch einen Zweirichtungszähler abgetastet werden, wie dies weiter unten näher erläutert wird, wobei sich T_p abhängig von der Anzahl der Bits der Sekundär-Inkremente ändert, wenn diese durch einen Addierer addiert werden, und wobei T_p durch eine Datenübermittlungs-(Ausbreitungs-)Verzögerungszeit

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des Addierers bestimmt ist.

Wenn beim herkömmlichen DDA der Addierer zum Berechnen des Integrals, der Addierer zum Kompensieren und der Addierer zum Quantisieren für die Berechnung des Tertiär-Inkrements direkt in Kaskade geschaltet sind und alle Operationen zuerst für ein Bit des das. Integral darstellenden Datenwerts und dann die Operationen für das nächste Bit ausgeführt werden, hängt die obige Zeit T₁ von der Datenübermittlungs-Verzögerungszeit T. dieser Addierer und der Anzahl N der Bits des das Integral darstellenden Datenwerts ab und ist gegeben durch:

= N T_d (2).

Wenn andererseits bei der Erfindung Zwischenspeicher, wie z. B. Pufferregister, zum Zwischenspeichern der Operations- oder Betriebsergebnisse der vorhergehenden Addierer zwischen den Addierern vorgesehen sind, kann die Zeit T₁ auf die folgende Weise bestimmt werden. Insbesondere ist die Datenübermittlungs-Verzögerungszeit Τ,_β zwischen den jeweiligen Registern gegeben durch:

T
dB

M + 1

mit M = Anzahl der Pufferregister zwischen den Addierern.

Weiterhin können bei der Erfindung die Operationen infolge der Pufferregister gleichzeitig in den jeweiligen Rechenwerken durchgeführt werden. Während z. B. der Addierer zum Kompensieren die Kompensation für ein Bit ausführt, kann der Addierer zum Integrieren die Integration für das nächste

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- 7 ■

Bit durchführen.

Wenn demgemäß angenommen wird, daß jeder Addierer die Operation für ein Bit für jede Periode (Takt) entsprechend der Datenübermittlungs-Verzögerungszeit T,_R ausführt, sind M Bit-Perioden erforderlich, bevor das im Pufferregister der ersten Stufe gespeicherte Bit im Pufferregister der letzten Stufe gespeichert wird. Damit sind (M + N)-Bit-Perioden erforderlich, um die Operationen für die N Bits durchzuführen. Deshalb ist die Zeit T₁ gegeben durch:

= T_dB (M + N) (il).

Demgemäß ist die Betriebszeit T des Integrierers gegeben durch:

N + M

Mit M»l folgt aus Gleichung (5):

T & T_p + (1 + -) T. (6).

* M ^d

Damit ist die Zeit T₁ beim herkömmlichen DDA durch die Gleichung (2) und bei der Erfindung durch den zweiten Term der rechten Seite von Gleichung (6) gegeben. Mit N/M ^ 1 wird die Betriebszeit T-. bei der Erfindung um den Paktor M im Vergleich zu herkömmlichen Analysatoren verringert.

Wie oben erläutert wurde, kann die Betriebszeit T beträchtlich herabgesetzt werden, wenn die Pufferregister zwischen den Addierern vorgesehen werden. Mit z. B. T_p = Ί00 ns, N = 16, M = k und T_d = 400 ns, beträgt die Zeit T bei der Erfindung 2,0 ,us, was mehr als 3mal kürzer als bei den her-

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kömmlichen Anordnungen mit T = 6,8 ,us ist.

Die Fig. 1 zeigt ein Ausführungsbeispiel des erfindungsgemäßen DDA. In Fig. 1 sind vorgesehen ein Wähler 1 zum Wählen von Signalen + DY_Q, - DY_Q, + DY , + DY , - DY entsprechend den Sekundär-Inkrementen dy und von Signalen + DX, - DY entsprechend den Primär-Inkrementen dx in entsprechenden Zeitpunkten, ein Zweirichtungszähler 2 zum Aufwärts- oder Abwärtszählen der Sekundär-Inkremente vom Wähler 1, um die Gesamtsumme der Sekundär-Inkremente zu berechnen, ein Schieberegister 3 zum Addieren der Gesamtsumme der Sekundär-Inkremente des Zählers 2 zu einem Integral, Flipflops 28 und 29 zum Halten der Primär-Inkremente, UND-Glieder 6, 7, 8, 10, 25, 33, 36, 38, 42, 43, ODER-Glieder 17, 21, 49 und Inverter 9, 35. Weiterhin sind Ein-Bit-Addierer 12, 19, 27, 39 vorgesehen, deren Übertrag-Ausgangssignale in Flipflops 13, 18, 26, 40 gehalten werden, um als Übertrag-Eingangssignale bei der Addition für das nächste Bit verwendet zu werden. Weiterhin sind bei der Erfindung zusätzlich Pufferregister 14, 15, 16, 22, 23, 31 vorgesehen, die beim dargestellten Ausführungsbeispiel Flipflops aufweisen. Flipflops 45 und 46 halten das Tertiär-Inkrement dz. Mit zwei Begrenzungslinien dargestellte Blöcke sind D-Flipflops. Weiterhin sind Schieberegister 11 und 41 vorgesehen. Das Schieberegister 11 speichert ein Integral der Sekundär-Inkremente dy, und das Schieberegister 41 speichert den Rest des Integrales. Sie werden als Y-Register bzw. R-Register bezeichnet. Weiterhin sind Register 4 und 34 vorgesehen. Das Register 4 speichert einen numerischen Wert zum Bestimmen der Additionszeiten des Sekundär-Inkrements dy und das Register 34 speichert einen numerischen Wert zum Bestimmen der Betriebsart. Obwohl die Inhalte der Register 4, 11 und 34 von außen einstellbar sein können, z. B. von einem Digital-Rechner, wird zur Vereinfachung der Darstellung angenommen, daß vor dem Betrieb in diesen Registern vorbestimmte numerische Werte eingestellt wurden.

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Der Inhalt des Registers 4 wird an einen Zähler 5 abgegeben. Wenn der Inhalt den Wert Null erreicht, erzeugt der Zähler 5 einen übertrag (Borrow), der seinerseits ein Flipflop 48 setzt. Ein Decodierer 37 erzeugt ein Signal, um die Betriebsart zu bestimmen; ein Tertiär-Inkrement-Entscheider 44 entscheidet das Vorliegen oder Nichtvorliegen des Tertiär-Inkrements dz; Exklusiv-ODER-Glieder 24 und 32 berechnen 2¹S Komplemente und ein Primär-Inkrement-Diskriminator 30 erfaßt den positiven, negativen oder Null-Wert des Primär-Inkrements dx. Weiterhin sind ein Wähler 20 und ein J-K-Plipflop 47 vorgesehen, das die Polarität des Y-Registers 11 hält.

Bevor der Betrieb der Schaltung der Fig. 1 näher erläutert wird, werden die an verschiedenen Punkten in Fig. liegenden Taktsignale anhand der Fig. 2 beschrieben. Beim folgenden Beispiel wird angenommen, daß die Anzahl der Bits des Y-Registers 11 bzw. des R-Registers 41 zum Speichern des Integrals bzw. des Restes des Integrals 16 beträgt, daß die Anzahl der Eingänge, an denen die Sekundär-Inkremente liegen, den Wert 3 hat, und daß ein Eingang vorliegt, an den das Primär-Inkrement abgegeben wird, obwohl auch andere Anzahlen der Bits der Register und der Eingänge verwendet werden können.

In Fig. 2 stellt T (mit η = ganzzahlig) die Zeitpunkte zur Steuerung der Operationen der Register, Flipflops und Zähler in Fig. 1 dar,und DY bezeichnet Wähl-Signale für die Sekundär-Inkremente entsprechend Taktsignalen CT_Q bis CT₂, die in Zeitpunkten T_Q bis T„ erzeugt werden, wobei die Wähl-Signale an den Wähler 1 abgegeben werden, um Signale - DY_Q entsprechend dem Sekundär-Inkrement dy_Q im Zeitpunkt T_Q, Signale - DY entsprechend dem Sekundär-Inkrement dy₁ im

Zeitpunkt T₁ und Signale - DY₂ entsprechend dem Sekundär-Inkrement dy₂ im Zeitpunkt T₂ zu wählen. Der im Zeitpunkt T_Q

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erzeugte Taktimpuls CT₀ löscht die Plipflops 13, 18, 26 und 40, und der im Zeitpunkt Tp erzeugte Taktimpuls CT _ liest den Inhalt des Registers 2 zum Zähler 5. Der im Zeitpunkt T_ erzeugte Taktimpuls CT, wird an den Wähler 1 abgegeben, um Signale - DX entsprechend dem Primär-Inkrement dx zu wählen. Der Taktimpuls CT löscht auch die Pufferregister 14, 15, 16, 22 und 23 und setzt Übertrag-Eingangssignale zu den Plipflops 26 und 40 bei Subtraktion. Ein während der Zeit T, erzeugter Impuls DXS gibt das gewählte Primär-Inkrement an die Plipflops 28 und 29 als die Signale XA und XB ab und lädt die Gesamtsumme der während der Zeiten Tq bis T₂ addierten Sekundär-Inkremente in das Schieberegister 3. Taktimpulse LCP zum Setzen von Daten in den Pufferregistern 15, 18, 22, 23, 26 und 31 bestehen aus 19 Impulsen, die jeweils in den Zeitpunkten T. bis T erzeugt sind. YCP bezeichnet Schiebeimpulse für das Y-Register 11 und ebenfalls Taktimpulse für den Zähler 5, um die Additionszeiten der Gesamtsumme JH dy der Sekundär-Inkremente zu bestimmen, und für das Schieberegister 3, um die Gesamtsumme Σ dy ^zu verschieben. Die Impulse YCP sind auch Setz-Impulse für die Pufferregister 13, 14, 16 und 47 und haben 16 in den Zeitpunkten T₁^ bis T.» erzeugte Impulse. RCP bezeichnet Schiebeimpulse für das R-Register und ebenfalls Setz-Impulse für das Flipflop 40 und hat 16 Impulse, die in den Zeitpunkten T„ bis T₃₃ erzeugt sind. CT₁Q stellt einen während des Zeitpunktes T_iq erzeugten Impuls dar und dient als J- und K-Eingangssignal des J-K-Plipflops 47. ^CT22 ^Btellt einen während des Zeitpunktes T₃₃ erzeugten Impuls dar und sperrt ein Eingangssignal vom Addierer 39 zum R-Register 41, bewirkt ein positives Vorzeichen-Bit des Registers 41 (d. h. "0") und setzt den Ausgang des Tertiär-Inkrement-Entscheiders 44 zu den Flipflops 45 und 46.

Obwohl die Abschnitte zum Erzeugen dieser Steuersignale nicht in Fig. 1 dargestellt sind, wird im folgen-

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u -46

den der Betrieb der Schaltung der Fig. 1 unter der Annahme erläutert, daß die obigen Steuersignale an den geeigneten Punkten in Fig. 1 liegen. Das Ausführungsbeispiel der Fig. ist so ausgelegt, daß es jeden der folgenden sechs Werte als

Kompensationsterin der Integration wählen kann. Wenn insbe-

♦ K
sondere die Kompensation von - χ E ^dvi ^{für das} Integral y. ausgeführt wird, kann für K jeder der sechs Werte -2,-1, 0, + 1, + 2 und + 3 gewählt werden. Weiterhin ist das Ausführungsbeispiel so ausgelegt, daß eine Hilfsoperation und ein Vergleich zusätzlich zur Integration ausgeführt werden können. Die Hilfsoperation ist als eine Operation zum Erzeugen des Tertiär-Inkrements, wie in Gleichung (7) gezeigt, abhängig davon, ob der Inhalt des Y-Registers 11 positiv, negativ oder Null ist, definiert, und der Vergleich ist als Operation zum Erzeugen des Tertiär-Inkrements, wie in Gleichung (8) dargestellt, abhängig davon, ob der Inhalt des Y-Registers 11 positiv, negativ oder Null ist, definiert:

y_d > 0 dz = + dx

dz = 0

y_d < 0 dz = - dx J

(7)

y. > 0 dz = + dx y_d < 0 dz = 0

^{mit y}d ⁼

y. ^ = Operationsergebnis der vorhergehenden Iteration, _und

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- yt -

EIdy. = umlaufende Gesamtsumme der Sekundär-Inkremente.

In Fig. 1 werden die Sekundär-Inkrement-Signale + DY_Q und - DY₀ für das erste Bit im Wähler 1 durch das Wähl-Signal (Taktimpuls) CT₀ gewählt, und die Signale + DY₁ und - DY₁ für das nächste Bit werden durch das Wähl-Signal CT₁ gewählt, und die Signale + DYp und - DY_ für ein weiteres Bit werden durch CT_ gewählt. Die Primär-Inkrement-Signale ♦ DX und - DX werden durch das Taktsignal CT gewählt.

Die Fig. 3 zeigt ein bestimmtes Beispiel des Wählers 1 mit einem ODER-Glied 51, Gliedern oder Gattern 52 bis 5¹*, Invertern 55 bis 57, UND-Gliedern 58 bis 63 und Gliedern 6M und 65 zum Erzeugen eines "1"-Signales. Die übrigen Bezugszeichen entsprechen den Bezugszeichen der Fig. 1.

Wenn die Sekundär-Inkrement-Signale + DY und - DY die Werte <"l", "0"), ("0", "l") oder (¹¹O", "0") haben, beträgt das Sekundär-Inkrement dy jeweils +1,-1 oder 0; mit ♦ DY₀ = "1" und - DY_Q = "0" sind die Glieder 52 entsprechend den Anschlüssen G„ und Gq durch den Taktimpuls CT_Q geöffnet, so daß Signale "1" und "0" an den Anschlüssen G^ und G₁₅ auftreten, welche Signale an den Zweirichtungszähler 2 in Fig. 1 als Aufwärts- und Abwärts-Zählsignale UP bzw. DW abgegeben werden. Auf ähnliche Weise sind für das Primär-Inkrement die Glieder 52 entsprechend den Anschlüssen G₁- und Gg durch den Taktimpuls CT.. geöffnet, so daß das Signal DXS die UND-Glieder 61 und 63 öffnet, damit Signale zu den Anschlüssen G.g und G₁₇ übertragen werden können. In diesem Zeitpunkt werden die Primär-Inkrement-Signale XA und XB an den Anschlüssen G.g und G._ erzeugt, wobei das Primär-Inkrement zu den Flipflops 28 und 29 in Fig. 1 durch den Taktimpuls CT- gesetzt ist. Die Sekundär-Inkremente dy_Q, dy. und dy₂ werden im Zähler 2 addiert, um die Gesamtsumme der Sekun-

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där-Inkremente zu berechnen. Die Gesamtsumme E dy der im Zähler 2 berechneten Sekundär-Inkremente wird zum Schieberegister 3 durch den Impuls DXS gesetzt. Das Schieberegister 3 ist ein Vier-Bit-Schieberegister einschließlich drei Daten-Bit-Stellen und einer Vorzeichen-Bit-Stelle, und ein (nicht dargestelltes) Vorzeichen-Bit wird wiederholt eingespeist, um das Vorzeichen-Bit der Gesamtsumme J2 ^{dy zu} halten. Das Schieberegister 3 hat drei Daten-Bit-Stellen, so daß die Summe der Sekundär-Inkremente dazwischen berechnet wird, wenn das Primär-Inkrement dx den Wert Null hat.

Die Gesamtsumme Y2 ^{dv der} ^^m Schieberegister 3 gesetzten Sekundär-Inkremente wird zum Inhalt des Y-Registers addiert, um ein Integral zu berechnen. Eine vorbestimmte Gewichtsbeziehung wurde zuvor zwischen den Sekundär-Inkrementen und dem vorhergehenden Integral eingestellt, so daß dessen Addition entsprechend dieser Beziehung durchgeführt wird. Die Ziffer L wird in das Register 4 der Fig. 1 mit der geringwertigsten Bit-Stelle der Gesamtsumme 7"? dy gesetzt, die an die L-te Bit-Stelle von der geringwertigsten Bit-Stelle des Y-Registers 11 angepaßt ist, und der Inhalt des Registers 4 wird zum Zähler 5 beim Taktimpuls CT₂ gesetzt. Der Zähler 5 wird durch den Taktimpuls CT, abwärtsgezählt, und der folgende Taktimpuls YCP dient zum Verschieben des Y-Registers 11, und wenn der Inhalt des Zählers 5 den Wert Null erreicht, erzeugt der Zähler 5 einen übertrag am Anschluß G₁., um das Flipflop 48 zu setzen. Das Ausgangssignal des Flipflops 48 bewirkt, daß sich die Gatter oder Glieder 6 und 7 öffnen, so daß der Taktimpuls YCP an das Schieberegister 3 abgegeben wird, und die Gesamtsumme ]TJdy wird an den Anschluß G_ des Addierers 12 Bit-weise vom geringwertigsten Bit zum höchstwertigen Bit über das Glied 7 abgegeben. Ein Bit im Zeitpunkt T. des im Addierer 12 berechneten Integrals wird zum Y-Register 11 gesetzt und gleichzeitig zum Pufferregister 16 mit dem gleichen Takt gesetzt, und ein Bit von J2 dy wird im Zeit-

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punkt T_i zum Pufferregister 14 gesetzt. Demgemäß halten die Pufferregister 14 und 16 Daten-Bits mit der gleichen Zeitbeziehung oder dem gleichen Takt. D. h., der aus dem Schieberegister 3 gelesene Datenwert wird zum Pufferregister 16 über die Datenübermittlungszeiten im Glied 7 und im Addierer 12 gesetzt. Nach Integration für das nächste Bit im Zeitpunkt T. * wird der Datenwert des im Zeitpunkt T. gesetzten Pufferregisters 14 in das Pufferregister 15 gesetzt, und das Daten-Bit im Zeitpunkt T.₊₁ wird in das Pufferregister 16 gesetzt. Demgemäß addiert der Addierer 19 den doppelten Wert der Sekundär-Inkremente £ dy zum Integral im Y-Register 11. Die Pufferregister 22 und 23 werden ebenfalls im gleichen Zeitpunkt wie das Pufferregister 16 gesetzt. Der in das Pufferregister 22 gesetzte Datenwert ist der Datenwert am Anschluß G. oder G des Wählers 20, wobei dieser Datenwert ein Daten-Bit ist, das einen Takt vor dem Daten-Bit der Sekundär-Inkremente E dy berechnet ist, die zum Integral addiert und vom Pufferregister 14 abgegeben werden, oder ein Daten-Bit, das im gleichen Zeitpunkt berechnet und vom Schieberegister 3 abgegeben wird. Das Ausgangssignal des Pufferregisters 22 wird zum Addierer 27 über das Exklueiv-ODER-Glied 24 gespeist, das ein 2's Komplement erzeugt, so daß die Addition oder Subtraktion mit dem Datenwert des Pufferregisters 23 im Addierer 27 ausgeführt wird. Die Zeitbeziehung der in die Pufferregister 23 und 22 gesetzten Daten ist so, daß bei Wahl des Anschlusses G. des Wählers 20 in dem Zeitpunkt, wenn das geringwertigste Bit der Gesamtsumme J~J dy der Sekundär-Inkremente im Pufferregister 23 eingestellt ist, das geringwertigste Bit in das Pufferregister 22 gesetzt wird, und bei Wahl des Anschlusses G₂ wird das nächste «eringerwertige Bit in das Pufferregister 22 gesetzt. Damit wird der halbe oder der ganze Wert des Sekundär-Inkremente als Kompensationsterm zum Integral addiert oder von diesem subtrahiert. Der Kompensationsterm kann auf die folgende Weise verwendet werden.

Wie in der linken Spalte der Fig. 8 gezeigt ist, wird

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SLO

der im Register ~$k gesetzte Datenwert durch Eingangssignale A, B, C und D dargestellt, die die in der mittleren Spalte der Fig. 8 gezeigten Operationsarten bestimmen. Die sich ergebenden Ausgangssignale an den Ausgangsanschlüssen G. bis G„ des Decodierers 37 sind in der rechten Spalte in Fig. 8 dargestellt.

Die Fig. 4 zeigt ein Beispiel der Decodiereinheit 37 mit einem Decodierer 66, ODER-Gliedern 67 bis 70 und Invertern 71 bis 73.

Im folgenden wird ein Beispiel mit A=B=D= "0" und C = "l" erläutert, d. h., die Anschlüsse Gg, G und G₁ haben den Wert "0", und der Anschluß G₁₀ hat den Wert "1". In diesem Fall haben lediglich die Signale an den Ausgangsanschlüssen G, und G_c der Decodiereinheit 37 den Wert "1".

3 5 Demgemäß werden Signale zum Löschanschluß des Pufferregisters 15 über das ODER-Glied 17 und zum Anschluß G- des Wählers gespeist, so daß der Anschluß G_ des Addierers 19 den Wert "0" annimmt, und das Signal am Anschluß G₂ des Wählers 20 wird an den Daten-Eingangsanschluß des Pufferregisters 22 abgegeben. Da das Signal am Eingangsanschluß G₂ des Exklusiv-ODER-Gliedes 24 den Wert ¹¹O" in diesem Zeitpunkt hat, wird das Ausgangssignal des Pufferregisters 22 an den Anschluß G₇ des Addierers 27 unverändert abgegeben, so daß der Kompensationsterm von -zlZ dy. zum Integral addiert wird. Das Ausgangssignal des Addierers 27 wird in das Pufferregister 31 gesetzt und im folgenden Takt an den Eingangsanschluß G₂ des Addierers 39 über das Exklusiv-ODER-Glied 32 für eine Quantisierung mit den Inhalten des R-Registers 41 abgegeben.

Die durch die bestimmte Kombination der Eingangssignale A, B, C und D (vgl. Fig. 8) festgelegte Kompensation wird in den Addierern 19 und 27 in Fig. 1 ausgeführt, was zur Kompensation zum Addieren von - £} dv^» - ·* 2H dy., 0,

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+ \ EI &Ί^t * \ ΣΖ (Iy₁ oder + liCdy.^ zum Integral führt.

Andererseits werden die in den Flipflops 28 und 29 gesetzten Primär-Inkremente zum Primär-Inkrement-Entscheider 30 gespeist, der verschiedene Signale erzeugt.

Die Fig. 5 zeigt ein Beispiel einer bestimmten Schaltung des Primär-Inkrement-Entscheiders 30 mit UND-Gliedern 7¹» bis 76 und ODER-Gliedern 77 und 78. Die Ausgangssignale Q. und $. des Flipflops 28 werden an die Eingangsanschlüsse G. und G- abgegeben; die Ausgangssignale Q_ß und Q_ß des Flipflops 29 werden an die Eingangsanschlüsse G und G. abgegeben; das Integral im Pufferregister 16 wird an den Eingangsanschluß G abgegeben. Wenn das Primär-Inkrement den Wert Null hat, erzeugt der Ausgangsanschluß G_Q ein "1"-Ausgangssignal; wenn das Primär-Inkrement negativ ist, erzeugt der Ausgangsanschluß Gg ein "1"-Ausgangssignal. Wenn das Primär-Inkrement positiv oder negativ ist, tritt ein ¹¹I"-Ausgangssignal am Ausgangsanschluß Gg oder G₇ auf.

Wenn das Ausgangssignal am Ausgangsanschluß G„ auftritt, d. h., wenn das Primär-Tnkrement den Wert Null hat, wird das Pufferregister 31 gelöscht, so daß das Quantisieren und Integrieren nicht ausgeführt werden, und die Einspeisung des Taktimpulses wird durch den Inverter 9 und die UND-Glieder 10 und 43 verhindert, während das Aufnehmen der Sekundär-Inkremente zum Speichern der Gesamtsumme der Sekundär-Inkremente erlaubt ist. Wenn der Ausgangsanschluß Gq den Wert Null hat, wird der Zähler 2 durch das UND-Glied 8 mit dem Taktimpuls CT_„ gelöscht. Wenn das Ausgangssignal am Ausgangsanschluß Gg auftritt, wird das Integral des Pufferregisters 31 durch das Exklueiv-ODER-Glied 32 komplementiert, und das Flipflop 40 wird nach "1" gesetzt, damit die Subtraktion im Addierer 39 ausgeführt wird. Auf diese Weise werden die Operationen Bit-weise vom geringwertigsten Bit ausgeführt,

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und wenn das höchstwertige Bit (Vorzeichen-Bit) des R-Registers 41 betrieben wird, d. h., wenn das Tertiär-Inkrement erzeugt wird, wird das UND-Glied 42 durch den Taktimpuls CT₂ geschlossen, um das höchstwertige Bit (Vorzeichen-Bit) des R-Registers 41 auf den Wert Null zu bringen. D. h., wenn der Rest des Integrals im R-Register 41 negativ ist, wird das Tertiär-Inkrement - dz erzeugt, wie weiter unten näher erläutert wird, und der Inhalt des R-Registers 4l wird auf einen positiven Wert geändert.

Das Vorliegen und Nichtvorliegen des Tertiär-Inkrements wird durch den Tertiär-Inkrement-Entscheider 44 aufgrund der folgenden Gleichungen bestimmt:

Wenn R_i_₁ ⁺(Y_i ⁱ f E^₁) dx_± < O : - dz

Wenn R_i_₁+(Y_ii IE Oy₁^) dx_i > O : O {(9).

Wenn R^.^+^* |ΣΙ ay^ dx_± ein Positiv-Überlauf ist: + dz

Die Fig. 6 zeigt ein Beispiel einer bestimmten Schaltung des Tertiär-Inkrement-Entscheiders 44 mit Invertern 71 bis 81, ODER-Gliedern 82 bis 84 und UND-Gliedern 85 bis 88.

Wenn z. B. das Vorzeichen des Integrals, das das Ausgangssignal des Exklusiv-ODER-Gliedes 32 ist, positiv und das Vorzeichen des Restes des Integrals im R-Register 41 ebenfalls positiv ist, und wenn das Vorzeichen von dessen Summe negativ ist, wird das Tertiär-Inkrement + dz vom Ausgangsanschluß G₁₀ als überlauf erzeugt. Wenn das Vorzeichen des Integrals negativ und das Vorzeichen der Summe ebenfalls negativ ist, wird das Tertiär-Inkrement - dz am Ausgangsanschluß G₁₁ erzeugt.

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Zusätzlich zur oben erläuterten Integration können die Hilfs-Operation und der Vergleich durchgeführt werden, indem die Inhalte des Y-Registers 11 auf die oben beschriebene Weise bestimmt werden.

Im folgenden werden die Operationen näher erläutert.

Ein in Fig. 7 dargestelltes J-K-Flipflop 47 hat einen Anschluß G₁, an den das Integral Y_d im Y-Register 11 abgegeben wird, und einen Anschluß G₂, in den der Taktimpuls YCP eingespeist wird. Wenn das Signal am Anschluß G den Wert "1" (d. h., wenn das Integral von Null verschieden ist) in irgendeinem Zeitpunkt während der Takte T^ bis T_lg annimmt, wird Q = "1" gehalten. Wenn das Signal am Anschluß G₁ den Wert "0" beim nächsten Taktimpuls CT_iq hat, wird Q = "1" beibehalten, aber wenn das Signal am Anschluß G₁ den Wert ¹¹I" hat (d. h., wenn das Integral negativ ist), wird Q = "0" (Q = "1") erzeugt. Wenn demgemäß der Ausgangsanschluß Gj. den Wert "1" annimmt, so zeigt dies, daß das Integral negativ oder Null ist, und wenn der Ausgangsanschluß Gj. den Wert "0" annimmt, so zeigt dies, daß das Integral positiv ist. Da andererseits das Pufferregister 16 das höchstwertige ' Bit (Vorzeichen-Bit)

des Y-Registers 11 während und nach dem Takt T_ig hält, verhindern die Ergebnisse der Glieder 35 und 36, daß die Signale X₁ und Xp in Fig. 6 (d. h. das Tertiär-Inkrement) auftreten, da das Integral den Wert Null hat, wenn das Ausgangssignal des Gliedes 36 den Wert "0" hat. Beim Vergleichen wird durch das Ausgangssignal S₁ der Decodiereinheit 37 und das Ausgangssignal des Pufferregisters 16 verhindert, daß die Signale X₁ und X. auftreten. Demgemäß tritt entweder + dx oder - dx am Ausgang des Entscheiders Ί4 nur dann auf, wenn der Inhalt des Y-Registers 11 beim Vergleichen positiv ist, und wenn der Inhalt des Y-Registers 11 bei der Hilfs-Operation nicht den Wert Null hat. Das Ausgangssignal des Entscheiders

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44 wird in die Flipflops 45 und 46 beim Taktimpuls CT₂₂ gesetzt, um die Tertiär-Inkrement-Signale + DZ und - DZ zu erzeugen.

Wie aus den obigen Ausführungsbeispielen der Erfindung folgt, können durch die Pufferregister 14, 15, 16, 20, 23 und 31 zum Halten der Eingangssignale und Summen verschiedene Daten-Bits gleichzeitig in den Addierern verarbeitet werden, was zu einer hohen Betriebsgeschwindigkeit führt.

Weiterhin können die in die Pufferregister in verschiedenen Zeitpunkten gesetzten Daten gehalten und verschiedene Kompensationen ausgeführt werden, was einen sehr genauen Betrieb ermöglicht. Bei der herkömmlichen Kompensation kann lediglich die Kompensation von - r J] dy ausgeführt werden.

Die oben beschriebenen Ausführungsbeispiele beziehen sich auf Serien-Additions-DDA's; selbstverständlich kann die Erfindung jedoch auch auf Parallel-Additions-DDA's oder eine Kombination von Serien- und Parallel-DDA's angewendet werden. In diesem Fall ist jedoch ein Pufferregister für jedes Daten-Bit erforderlich. Daher werden weniger Bauelemente benötigt, wenn die Erfindung für einen Serien-Additions-DDA eingesetzt wird.

Selbstverständlich ist die Erfindung auch auf Serien- und Parallel-DDA's anwendbar.

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Claims

Ansprüche

iü Digital-Differential-Analysator,

mit einem Rechenwerk zum Integrieren von Eingangsdaten, und

mit einem mit dem Rechenwerk verbundenen Steuerwerk zum Steuern des Rechenwerks,

gekennzeichnet durch

einen mit dem Rechenwerk verbundenen Speicher (I¹I₁ 15, 16, 20, 23> 3D zum Zwischenspeichern eines Zwischenergebnisses der Operation im Rechenwerk.
2. Digital-Differential-Analysator nach Anspruch 1, bei dem das Rechenwerk mehrere Rechenglieder für jeweils verschiedene Rechenoperationen hat,

dadurch gekennzeichnet,

daß der Speicher (IM, 15» 16, 20, 23, 31) wenigstens ein Speicherglied hat, das mit wenigstens einem Rechenglied verbunden ist, um ein Operationsergebnis des entsprechenden Rechengliedes zu speichern.
3. Digital-Differential-Analysator,

mit einem Eingabewerk zum Einspeisen einer vorbestimmten Datengröße,

mit einem ersten Rechenglied, das auf die Eingangsdaten vom Eingabewerk anspricht, um eine Integration auszufahren,

mit einem zweiten Rechenglied, das das Operationser-

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ORIGINAL INSPECTED

gebnis des ersten Rechengliedes kompensiert, und

mit einem dritten Rechenglied zum Quantisieren des Operationsergebnisses des zweiten Rechengliedes,

gekennzeichnet durch

ein erstes Speicherglied zwischen dem ersten und dem zweiten Rechenglied zum Zwischenspeichern des Operationsergebnisses des ersten Rechengliedes,

ein zweites Speicherglied zwischen dem zweiten und dem dritten Rechenglied zum Zwischenspeichern des Operationsergebnisses des zweiten Rechengliedes, und

ein Steuerwerk zum Steuern der Operationen des ersten bis dritten Rechengliedes und des ersten und zweiten Speichergliedes.
4. Digital-Differential-Analysator nach Anspruch 3» dadurch gekennzeichnet, daß das erste bis dritte Rechenglied jeweils einen Addierer haben.
5. Digital-Differential-Analysator nach Anspruch 3, dadurch gekennzeichnet, daß das erste und das zweite Speicherglied jeweils ein Pufferregister aufweisen.
6. Digital-Differential-Analysator nach Anspruch 3, dadurch gekennzeichnet, daß das zweite Rechenglied ein viertes und fünftes Rechenglied zum Kompensieren verschiedener Werte hat, und daß das zweite Speicherglied eine Einrichtung aufweist, die die Operationsergebnisse des vierten und des fünften Rechengliedes hält.
7. Digital-Differential-Analysator,

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mit einem Eingabewerk zum Einspeisen wenigstens eines Primär-Inkrements und wenigstens eines Sekundär-Inkrements,

mit einem ersten Rechenglied zum Integrieren des Sekundär* Inkrements vom Eingabewerk,

mit einem zweiten Rechenglied zum Kompensieren des Operationsergebnisses des ersten Rechengliedes um einen Kompensationswert mit vorbestimmter Beziehung zum Sekundär-Inkrement, und

mit einem dritten Rechenglied, das auf das Primär-Inkrement anspricht, um das Betriebsergebnis des zweiten Rechengliedes zur Erzeugung eines Tertiär-Inkrements zu quantisieren,

gekennzeichnet durch

ein erstes Speicherglied zwischen dem ersten und dem zweiten Rechenglied zum Zwischenspeichern des Operationsergebnisses des ersten Rechengliedes,

ein zweites Speicherglied zwischen dem zweiten und dem dritten Rechenglied zum Zwischenspeichern des Operationsergebnisses des zweiten Rechengliedes, und

ein Steuerwerk zum Steuern der Operationen des ersten bis dritten Rechengliedes und des ersten sowie zweiten Speichergliedes.
8. Digital-Differential-Analysator nach Anspruch 7, dadurch gekennzeichnet, daß das zweite Rechenglied aufweist:

ein viertes Rechenglied zum Addieren oder Subtrahieren des halben Sekundär-Inkrements zum bzw. vom Operationsergebnis des ersten Rechengliedes und ein fünftes Rechenglied zum Addieren oder Subtrahieren des ganzen bzw. doppelten Sekundär-Inkrements, und

daß das zweite Speicherglied aufweist:

ein drittes und ein viertes Speicherglied zum Zwischenspeichern der Operationsergebnisse des vierten und des fünften Rechengliedes.
9. Digital-Differential-Analysator nach Anspruch 7,

dadurch gekennzeichnet,

daß das Eingabewerk aufweist:

einen Wähler (1) zum wahlweisen Einspeisen des Primär-Inkrements und mehrerer Sekundär-Inkremente, und

einen Zähler (5) zum Berechnen der Gesamtsumme der Sekundär-Inkremente vom Eingabewerk.
10. Digital-Differential-Analysator nach Anspruch 8_t

dadurch gekennzeichnet,

daß das vierte Rechenglied aufweist:

ein fünftes Speicherglied zum Zwischenspeichern des Sekundär-Inkrements vom Eingabewerk,

ein sechstes Speicherglied zum Zwischenspeichern des

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- ψ"

Inhalts des fünften Speichergliedes, und

eine Einrichtung zum Addieren oder Subtrahieren des Inhalts des sechsten Speichergliedes zum bzw, vom Inhalt des ersten Speichergliedes.
11. Digital-Differential-Analysator nach Anspruch 10,

dadurch gekennzeichnet,

daß das fünfte Rechenglied ein siebtes Speicherglied zum wahlweisen Speichern der Inhalte des fünften und sechsten Speichergliedes und eine Einrichtung zum Addieren oder Subtrahieren des Inhaltes des siebten Speichergliedes zum bzw. vom Inhalt des dritten Speichergliedes hat.
12. Digital-Differential-Analysator nach Anspruch 7,

gekennzeichnet durch

eine auf das Primär-Inkrement vom Eingang und das Operationsergebnis des ersten Rechengliedes ansprechende Einrichtung für Hilfe-(Servo-)0peration.
13. Digital-Differential-Analysator nach Anspruch 7,

gekennzeichnet durch

einen auf das Primär-Inkrement vom Eingabewerk und das Operationsergebnis vom ersten Rechenglied ansprechenden Vergleicher.

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